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@@ -37,3 +37,15 @@ Final Project Grading (40 %)
37
3. 將你的設計進一步合成出電路做模擬或測試(FPGA Quartus/Vivado Tool或其他)。
38
4. 提出你自己對設計優化的想法(找老師check)。
39
40
+
41
+## 進階
42
+選擇第5點,在convolution的運算後,再加上一個maxpooling的運算,將convolution的結果進行maxpooling。
43
+```
44
+MaxPool: 2x2 (將整個map 切成4個小區塊,每個小區塊取最大值)
45
+目的: 降低圖像的維度,並保留重要的特徵
46
+convolution後的圖像大小: 6x6 (input: 8x8, kernel: 3x3)
47
+maxpooling後的圖像大小: 2x2 (input: 6x6, 每9個pixel取一個最大值)
48
49
50
+## 成果展示
51
+
images/demo.png
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