Comparer.v

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    22:03:51 11/23/2016 
// Design Name: 
// Module Name:    Comparer 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module Comparer(
    input [31:0] D1,
    input [31:0] D2,
    input CmpOp,
    output Zero,
    output LZero
    );
	
	wire [31:0] CmpRst = (CmpOp == 0) ? D1 : // Óë0±È½Ï
								(CmpOp == 1) ? D1 - D2: // Á½Êý±È½Ï
								32'dz;
	assign Zero = (CmpRst==0);
	assign LZero = CmpRst[31];
	
endmodule